SystemVerilog ve VHDL ile RTL tasarımı
Seviye 2, sentezlenebilir SystemVerilog ve VHDL-2008'i yan yana öğretir; çünkü gerçek projeler ikisini de kullanır ve Lumina ikisini tek çalıştırmada simüle eder. Lint ilk modülden itibaren her kayıtta çalışır; temiz kod alışkanlığı erken oluşur.
- Süre
- 8 hafta
- Seviye
- Orta
- Başlamadan önce
- Seviye 1 ya da kapısı.
- Lint açısından temiz, sentezlenebilir SystemVerilog yazmak
- SystemVerilog ve VHDL'i tek tasarımda akıcı biçimde okuyup yazmak
- Akış kontrollü boru hatları tasarlamak ve bir FIFO'nun ne zaman iki saate ihtiyaç duyduğunu bilmek
- RTL'den önce bir mikro mimari spesifikasyonu yazmak
- Bir bloğu AXI4-Lite ve AXI4-Stream üzerinden entegre etmek
- Başka bir ekibin doğrudan kullanabileceği bir blok paketlemek
8 modül
- 2.1
Tasarım için SystemVerilog
Konular
always_ff ve always_comb, paketler, arayüzler, parametreler, generate, enum ve struct'lar
Lumina laboratuvarı
Seviye 1'deki durum makinelerini taşıyın ve lint bulgularını sıfıra indirin
Kazanım
Lint açısından temiz, sentezlenebilir SystemVerilog yazar
- 2.2
Tasarım için VHDL-2008
Konular
std_logic'in dokuz değeri, record'lar, generic'ler, process duyarlılığı, VHDL-2008 yenilikleri
Lumina laboratuvarı
Aynı durum makinesi VHDL'de; tek simülasyonda bir SystemVerilog üst modülünden örneklenmiş olarak
Kazanım
İki dili de akıcı biçimde okur ve yazar
- 2.3
Veri yolu ve kontrol
Konular
Veri yolu ile denetleyiciyi ayırmak, valid/ready el sıkışmaları, geri basınç (back-pressure)
Lumina laboratuvarı
valid/ready ile akan bir FIFO; köşe durumları Debug'da izlenir
Kazanım
Akış kontrollü boru hatları tasarlar
- 2.4
Bellekler ve FIFO'lar
Konular
Çıkarımlı RAM ve ROM, senkron ve asenkron FIFO'lar, Gray kodlu işaretçiler
Lumina laboratuvarı
Daha sonra CDC modülünde yeniden kullanılacak bir asenkron FIFO
Kazanım
Bir FIFO'nun ne zaman iki saate ihtiyaç duyduğunu bilir
- 2.5
Mikro mimari
Konular
Verim, gecikme ve alan; döngü açma, boru hattı, kaynak paylaşımı
Lumina laboratuvarı
Bir AES turunu üç farklı biçimde kurun; çevrim ve alanı karşılaştırın
Kazanım
RTL'den önce bir mikro mimari spesifikasyonu yazar
- 2.6
AMBA AXI4 ailesi
Konular
Kontrol için AXI4-Lite, veri için AXI4-Stream, tam AXI4 burst'leri, protokol kuralları
Lumina laboratuvarı
Bir AXI4-Lite slave ve 2.3'teki FIFO'nun etrafında bir AXI4-Stream sarmalayıcı
Kazanım
Herhangi bir Lumina Block'u entegre eder
- 2.7
FPGA uygulaması
Konular
Sentez, XDC ve SDC kısıtları, zamanlama kapatma, AMD, Altera ve Efinix üretici akışları
Lumina laboratuvarı
Tek kaynaktan iki farklı FPGA üretici ailesi için tek bir tasarım oluşturun
Kazanım
Fmax ve kaynak kullanımını bir Lumina Block veri föyü gibi raporlar
- 2.8
Yeniden kullanım için tasarım
Konular
Parametreleştirme, IP-XACT paketleme, dokümantasyon, entegrasyon kılavuzları
Lumina laboratuvarı
2.6'daki bloğu IP-XACT olarak paketleyin
Kazanım
Başka bir ekibin doğrudan kullanabileceği bir blok teslim eder
Seviye 3'e kapı
Lint açısından temiz, bir FPGA ailesinde zamanlamayı karşılayan bir AXI4-Lite ve AXI4-Stream bloğu.
Kurslar açıldığında ilk siz haberdar olun.
İlk kurslar açıldığında haber almak, bir üniversite dersi ya da ekibiniz için eğitim konuşmak için bize yazın.
Eğitim
hello@lumeeslab.comEklemeniz faydalı olur
- Kim olduğunuz; kendiniz mi öğreneceksiniz, ders mi vereceksiniz, yoksa bir ekip mi eğiteceksiniz
- En çok ilgilendiğiniz kurslar ya da uzmanlık alanları
- Türkçe mi, İngilizce mi