Doğrulama: UVM, cocotb, assertion'lar ve formal
Seviye 3 en uzun seviyedir; çünkü bir çip projesindeki işin büyük kısmı doğrulamadadır. Aynı tasarımı dört yoldan doğrularsınız; böylece hangi yöntemin hangi probleme uyduğunu kendiniz değerlendirebilirsiniz.
- Süre
- 10 hafta
- Seviye
- Orta
- Başlamadan önce
- Seviye 2 ya da kapısı.
- Testbench'ten önce bir doğrulama planı yazmak
- Kendi kendini denetleyen, kısıtlı rastgele testbench'ler ve yeniden kullanılabilir bir UVM VIP kurmak
- Python'da cocotb ile, VHDL'de OSVVM ve UVVM ile doğrulamak
- Assertion'ları bir kez yazıp simülasyonda ve formal'da kullanmak
- Formal'ın simülasyondan ne zaman üstün olduğunu bilmek
- Sign-off'u kapsam verisiyle savunmak ve yayımlanmış bir standarda göre doğrulamak
10 modül
- 3.1
Doğrulama planlaması
Konular
Spesifikasyondan plana, özellikler, gereksinim izlenebilirliği, kapsam modeli, sign-off kriterleri
Lumina laboratuvarı
Seviye 2'deki AXI bloğu için bir doğrulama planı yazın
Kazanım
Testbench yazmadan önce planlar
- 3.2
Doğrulama için SystemVerilog
Konular
Sınıflar, rastgeleleştirme ve kısıtlar, arayüzler, clocking block'lar, mailbox'lar, DPI-C
Lumina laboratuvarı
C referans modelli, kısıtlı rastgele bir AXI4-Lite sürücüsü
Kazanım
Kendi kendini denetleyen bir testbench kurar
- 3.3
UVM (IEEE 1800.2)
Konular
Agent'lar, sequence'lar, scoreboard'lar, factory, yapılandırma veritabanı, RAL kaydedici modelleri
Lumina laboratuvarı
Tam bir UVM ortamı; lumsim +UVM_TESTNAME ile ve kapsam açık olarak çalıştırılır
Kazanım
Yeniden kullanılabilir bir UVM VIP teslim eder
- 3.4
cocotb ile Python'da doğrulama
Konular
Coroutine'ler, sürücüler ve monitörler, Python'da referans modeller, VPI
Lumina laboratuvarı
Aynı tasarımı cocotb ile yeniden doğrulayın; emeği ve çalışma süresini karşılaştırın
Kazanım
Python'ın daha hızlı olduğu yerde Python'ı seçer
- 3.5
VHDL metodolojileri
Konular
OSVVM ve UVVM bileşenleri, scoreboard'lar, kapsam
Lumina laboratuvarı
2.2'deki VHDL durum makinesi için bir OSVVM testbench'i
Kazanım
VHDL ağırlıklı ekiplere hizmet verir
- 3.6
Assertion'lar
PSL · PlanlandıKonular
Anlık ve eşzamanlı SVA, property ve sequence'lar, assertion kapsamı; PSL
Lumina laboratuvarı
AXI4-Stream valid/ready için protokol assertion'ları
Kazanım
Denetleyicileri bir kez yazar, simülasyonda ve formal'da yeniden kullanır
- 3.7
Formal doğrulama
Konular
Model denetimi, varsayımlar ve assertion'lar, sınırlı ve tam ispatlar, karşı örnekler, eşdeğerlik
Lumina laboratuvarı
Asenkron FIFO'nun hiçbir zaman taşmadığını ispatlayın; sonra bozun ve izi okuyun
Kazanım
Formal'ın simülasyondan ne zaman üstün olduğunu bilir
- 3.8
Kapsamı kapatmak
İfade, koşul ve FSM kapsamı, test sıralama · PlanlandıKonular
Fonksiyonel, satır, toggle, ifade, koşul ve FSM kapsamı; birleştirme ve test sıralama
Lumina laboratuvarı
Dört testbench'in sonuçlarını birleştirin, testleri sıralayın ve boşlukları kapatın
Kazanım
Sign-off'u veriyle savunur
- 3.9
Hata ayıklama
Konular
Dalga biçimleri, sürücü izleme, breakpoint'ler, checkpoint'ler, kök neden yöntemi
Lumina laboratuvarı
Ekilmiş hata avı: on hata, iki saat
Kazanım
Belirtiyi değil nedeni bulur
- 3.10
Uygunluk testleri
Konular
Standart test vektörleri (NIST CAVP ve ACVP, IEEE 1619 Ek B), altın modelle karşılaştırma
Lumina laboratuvarı
CAVP SHA-3 vektörlerini LM-SHA3'e karşı çalıştırın
Kazanım
Yayımlanmış bir standarda göre doğrular
Seviye 4'e kapı
Seviye 2 bloğunda planlanan fonksiyonel kapsamın tamamı kapatılmış ve en az bir özellik formal olarak ispatlanmış olmalı.
Kurslar açıldığında ilk siz haberdar olun.
İlk kurslar açıldığında haber almak, bir üniversite dersi ya da ekibiniz için eğitim konuşmak için bize yazın.
Eğitim
hello@lumeeslab.comEklemeniz faydalı olur
- Kim olduğunuz; kendiniz mi öğreneceksiniz, ders mi vereceksiniz, yoksa bir ekip mi eğiteceksiniz
- En çok ilgilendiğiniz kurslar ya da uzmanlık alanları
- Türkçe mi, İngilizce mi