DFI Doğrulama IP'si
Bellek denetleyicisi ile PHY arasındaki DDR PHY Interface: komut, yazma ve okuma verisi, güncelleme, düşük güç ve eğitim arayüzleri; MC ve PHY rollerinde.
DFI doğrulama IP'si
DFI, bir DDR bellek denetleyicisi ile PHY'si arasındaki standart arayüzdür. Bir denetleyiciyi ya da PHY'yi DFI seviyesinde test etmek, ikisi birleştirilmeden önce entegrasyon sorunlarının çoğunu yakalar.
DFI için Lumina VIP, DFI group tarafından yayımlanan DFI 4.0 · 5.x · 6.0 · DDR, LPDDR, GDDR, HBM, ONFI sürümlerini kapsar. doğrulama IP'si, assertion IP'si ve sentezlenebilir transactor olarak sunulur ve Lumina için geliştirildiğinden aynı bileşenler simülasyonda ve formal ispatlarda çalışır, sonuçlarını tek yerde raporlar.
DFI VIP neleri kapsar?
Arayüzler
- Frekans oranlarıyla komut, yazma verisi ve okuma verisi arayüzleri
- Güncelleme, durum ve düşük güç kontrol arayüzleri
- Eğitim arayüzleri: PHY'den bağımsız ve PHY değerlendirme modları
- DFI 5 ve 6'nın hata ve mesaj arayüzleri
Bellek tipleri
- DDR3, DDR4 ve DDR5
- LPDDR2'den LPDDR5'e
- GDDR, HBM ve ONFI
Neleri denetler
- Komut dizilerinin tüm zamanlama parametrelerine karşı denetimi
- Başlatma, eğitim ve mod register ayarları
- Refresh, self-refresh ve güç kapatma kuralları
- Veri bütünlüğü, ECC ve CRC
Doğrulama IP'si yetenekleri
- Her protokol rolü için örnek bazında seçilen aktif ve pasif ajanlar
- Parametrelerle ayarlanan ve test çalışırken değiştirilebilen bus genişlikleri, zamanlama ve isteğe bağlı özellikler
- Temel yönlendirilmiş trafikten kısıtlı rastgele zorlamaya kadar bir sekans kütüphanesi
- Beklenen hatanın görüldüğünü denetleyen, statik ya da anlık hata enjeksiyonu
- Gerçek zamanlı çalışan ve her biri spesifikasyonun bir kuralına bağlı protokol denetimleri
- Veriyi uçtan uca denetleyen scoreboard'lar
- Her arayüz için bant genişliği, gecikme ve kullanım istatistikleri
- Kendi denetimleriniz ve uyarılarınız için her aşamada callback'ler
- Register erişimi taşıyan protokoller için UVM register modeli adaptörleri
- Hata ayıklama için işlem kayıtları ve dalga biçimine bağlı mesajlar
Assertion IP'si yetenekleri
- Her protokol kuralı için o kuralın adını taşıyan bir assertion
- Formal doğrulamada girişleri kısıtlayan, simülasyonda denetime dönüşen varsayımlar
- Her protokol senaryosu için cover property'ler
- Genişlikler ve isteğe bağlı özellikler için parametreler
- Aynı property'ler formal ispatlarda ve simülasyonda çalışır
- RTL'inizi değiştirmeden bağlanan bind dosyaları
Transactor yetenekleri
- FPGA prototipleri ve emülatörler için sentezlenebilir RTL
- Testlerin simülasyondan değişmeden taşınması için işlem düzeyinde arayüz
- Donanım hızında çalışan protokol denetleyicileri ve izleyiciler
- Bant genişliği için akış ve tamponlu modlar
Neden Lumina VIP?
- Hızlı DFI testbench kurulumu: ajanları bağlayın, bir test seçin ve çalıştırın
- Her hata, çiğnenen kuralı ve onu çiğneyen işlemi adıyla gösterir
- Protokol kapsamı, tasarım kapsamınızla tek veritabanında birleşir
- Ekibinizin genişletebileceği okunabilir SystemVerilog ve UVM kaynak kodu
- Aynı senaryolar simülasyonda, FPGA'da ve silisyumda çalışır
- Assertion IP'si protokol kurallarını Lumina Formal'da ispatlar
- Sarmalayıcı ve ayrı derleme olmadan doğrudan Lumina Sim'de çalışır
- Sonuçlar hem mühendisler hem yapay zekâ ajanları için yapılandırılmıştır
Doğrulama bileşenleri.
Her bileşen tek başına ya da diğerleriyle birlikte aynı ortamda, aktif ya da pasif modda çalışır.
- 01Bellek denetleyicisi modeli
- 02PHY modeli
- 03Pasif izleyici
DFI ürünleri.
DFI doğrulama IP'si
Bir protokolü simülasyonda, protokolün tanımladığı her rolde süren ve denetleyen UVM ajanları.
İçerik
- Her protokol rolü için aktif ve pasif UVM ajanları
- Yönlendirilmişten kısıtlı rastgeleye yapılandırılabilir sekanslar
- İhlalleri spesifikasyon referansıyla bildiren protokol denetimleri
- Protokol özelliklerinin fonksiyonel kapsamı
- İnsanların ve yapay zekâ ajanlarının okuyabildiği scoreboard'lar ve işlem kayıtları
DFI assertion IP'si
Bir tasarımın protokole uyduğunu Lumina Formal'da ispatlayan ya da simülasyonda denetleyen SystemVerilog assertion, assumption ve cover property'leri.
İçerik
- Her protokol kuralı için, kuralın adını taşıyan assertion'lar
- Formal ispatlarda girişleri kısıtlamak için assumption'lar
- Protokol senaryoları için cover property'leri
- Tasarımınızı değiştirmeden bağlamak için bind dosyaları
DFI sentezlenebilir transactor
FPGA prototipleme ve donanım destekli doğrulama için protokolün sentezlenebilir modelleri; VIP ile aynı testlerden sürülür.
İçerik
- Protokol rolleri için sentezlenebilir RTL
- Yazılıma ya da testbench'e işlem arayüzü
- Donanım hızında çalışan izleyiciler ve denetleyiciler
Test paketi ve kapsam.
- Spesifikasyonun her özelliği için yönlendirilmiş testler
- Yapılandırmalar ve trafik karışımları boyunca kısıtlı rastgele testler
- Tasarımın nasıl toparlandığını denetleyen hata enjeksiyonu testleri
- Spesifikasyona eşlenmiş bir fonksiyonel kapsam modeli
- Lumina'da çalıştırılmaya hazır regresyon listeleri
Bu protokol ailesi için test odağı
- Her zamanlama parametresi en küçük değerinde
- Başlatma ve eğitim dizileri
- Trafik altında refresh ve güç kapatma
- ECC, CRC ve parite hataları
Neler teslim edilir?
- Her bileşenin okunabilir kaynak kodu
- Test paketi ve kapsam modeli
- Örnek bir tasarıma bağlı örnek ortam
- Kullanıcı kılavuzu, entegrasyon kılavuzu ve sürüm notları
- Örnekleri Lumina'da çalıştırmak için betikler
Nerelerde kullanılır?
- Bellek denetleyicileri ve PHY'ler
- Yapay zekâ hızlandırıcıları ve GPU'lar
- Mobil, otomotiv ve sunucu SoC'leri
Sık sorulan sorular.
DFI için Lumina VIP nedir?
DFI için Lumina VIP, DFI kullanan tasarımlar için bir doğrulama ürünleri setidir: doğrulama IP'si, assertion IP'si ve sentezlenebilir transactor. Bellek denetleyicisi ile PHY arasındaki DDR PHY Interface: komut, yazma ve okuma verisi, güncelleme, düşük güç ve eğitim arayüzleri; MC ve PHY rollerinde.
Hangi DFI sürümleri destekleniyor?
DFI group tarafından yayımlanan DFI 4.0 · 5.x · 6.0 · DDR, LPDDR, GDDR, HBM, ONFI. Başka bir sürüme ya da seçeneğe ihtiyacınız varsa hangisi olduğunu bize yazın.
Hangi doğrulama bileşenleri dahil?
Bellek denetleyicisi modeli, PHY modeli ve Pasif izleyici. Her biri tek başına ya da diğerleriyle birlikte aynı ortamda kullanılabilir.
Hangi dil ve metodoloji kullanılıyor?
Doğrulama IP'si ve modeller SystemVerilog ve UVM ile yazılır; kaynak kodu okunabilir ve ekibiniz tarafından genişletilebilir. Assertion IP'si SystemVerilog Assertions kullanır ve tasarımınıza bind dosyalarıyla bağlanır. Transactor'lar, FPGA prototipleme ve donanım destekli doğrulama için sentezlenebilir RTL'dir.
Lumina ile nasıl çalışır?
RTL'inizin yanında Lumina Sim'de çalışır; assertion IP'si ise tasarımınızı Lumina Formal'da ispatlar. Protokol kapsamı sizin kapsamınızla aynı veritabanında birleşir ve her ihlal, çiğnenen kuralı ve onu çiğneyen işlemi adıyla gösterir.
Hangi testlerle birlikte gelir?
Spesifikasyonun her özelliği için yönlendirilmiş testler. Yapılandırmalar ve trafik karışımları boyunca kısıtlı rastgele testler. Tasarımın nasıl toparlandığını denetleyen hata enjeksiyonu testleri. Spesifikasyona eşlenmiş bir fonksiyonel kapsam modeli. Lumina'da çalıştırılmaya hazır regresyon listeleri. Bu protokol ailesinde testlerin odağı: her zamanlama parametresi en küçük değerinde, başlatma ve eğitim dizileri, trafik altında refresh ve güç kapatma ve ECC, CRC ve parite hataları.
Neler teslim edilir?
Her bileşenin okunabilir kaynak kodu. Test paketi ve kapsam modeli. Örnek bir tasarıma bağlı örnek ortam. Kullanıcı kılavuzu, entegrasyon kılavuzu ve sürüm notları. Örnekleri Lumina'da çalıştırmak için betikler.
DFI için Lumina VIP'ye nasıl erişebilirim?
DFI için Lumina VIP önizleme aşamasındadır. İhtiyacınız olan sürümleri ve ürün tiplerini hello@lumeeslab.com adresine yazın.
Bir protokol için VIP mi gerekiyor?
Hangi protokollere ve sürümlere ihtiyacınız olduğunu yazın. Talep üzerine protokol de ekliyoruz.
Lumina VIP
hello@lumeeslab.comEklemeniz faydalı olur
- Protokoller ve sürümler
- Ürün tipleri: VIP, assertion IP'si, bellek modeli, transactor
- Takviminiz