JTAG Doğrulama IP'si
Test erişim portu denetleyicileri ve cihazları: TAP durum makinesi, komut ve veri register'ları, sınır tarama, AC kuplajlı test ve iki pinli kompakt JTAG.
JTAG doğrulama IP'si
JTAG (IEEE 1149.1), sınır taraması, hata ayıklama ve cihaz programlama için test erişim portudur; IEEE 1149.7 kompakt iki pinli bir biçim ekler.
JTAG için Lumina VIP, IEEE 1149.1 tarafından yayımlanan IEEE 1149.1 · 1149.6 · 1149.7 (cJTAG) sürümlerini kapsar. doğrulama IP'si, assertion IP'si ve sentezlenebilir transactor olarak sunulur ve Lumina için geliştirildiğinden aynı bileşenler simülasyonda ve formal ispatlarda çalışır, sonuçlarını tek yerde raporlar.
JTAG VIP neleri kapsar?
Protokol
- Komut ve veri register taramalarıyla TAP durum makinesi
- Sınır taraması komutları: BYPASS, IDCODE, EXTEST ve SAMPLE
- Zincirleme bağlı cihazlar
- IEEE 1149.7 kompakt tarama biçimleri
Senaryolar ve seçenekler
- Her yolda TAP reseti ve durum geçişleri
- IEEE 1500 ve IJTAG sarmalayıcı erişimi
Neleri denetler
- Her hız modunda bit ve byte zamanlaması
- Adresleme, komutlar ve yanıtlar
- Tanımlı olduğu yerde çoklu denetleyici hakemliği
- Hata ve zaman aşımı durumları
Doğrulama IP'si yetenekleri
- Her protokol rolü için örnek bazında seçilen aktif ve pasif ajanlar
- Parametrelerle ayarlanan ve test çalışırken değiştirilebilen bus genişlikleri, zamanlama ve isteğe bağlı özellikler
- Temel yönlendirilmiş trafikten kısıtlı rastgele zorlamaya kadar bir sekans kütüphanesi
- Beklenen hatanın görüldüğünü denetleyen, statik ya da anlık hata enjeksiyonu
- Gerçek zamanlı çalışan ve her biri spesifikasyonun bir kuralına bağlı protokol denetimleri
- Veriyi uçtan uca denetleyen scoreboard'lar
- Her arayüz için bant genişliği, gecikme ve kullanım istatistikleri
- Kendi denetimleriniz ve uyarılarınız için her aşamada callback'ler
- Register erişimi taşıyan protokoller için UVM register modeli adaptörleri
- Hata ayıklama için işlem kayıtları ve dalga biçimine bağlı mesajlar
Assertion IP'si yetenekleri
- Her protokol kuralı için o kuralın adını taşıyan bir assertion
- Formal doğrulamada girişleri kısıtlayan, simülasyonda denetime dönüşen varsayımlar
- Her protokol senaryosu için cover property'ler
- Genişlikler ve isteğe bağlı özellikler için parametreler
- Aynı property'ler formal ispatlarda ve simülasyonda çalışır
- RTL'inizi değiştirmeden bağlanan bind dosyaları
Transactor yetenekleri
- FPGA prototipleri ve emülatörler için sentezlenebilir RTL
- Testlerin simülasyondan değişmeden taşınması için işlem düzeyinde arayüz
- Donanım hızında çalışan protokol denetleyicileri ve izleyiciler
- Bant genişliği için akış ve tamponlu modlar
Neden Lumina VIP?
- Hızlı JTAG testbench kurulumu: ajanları bağlayın, bir test seçin ve çalıştırın
- Her hata, çiğnenen kuralı ve onu çiğneyen işlemi adıyla gösterir
- Protokol kapsamı, tasarım kapsamınızla tek veritabanında birleşir
- Ekibinizin genişletebileceği okunabilir SystemVerilog ve UVM kaynak kodu
- Aynı senaryolar simülasyonda, FPGA'da ve silisyumda çalışır
- Assertion IP'si protokol kurallarını Lumina Formal'da ispatlar
- Sarmalayıcı ve ayrı derleme olmadan doğrudan Lumina Sim'de çalışır
- Sonuçlar hem mühendisler hem yapay zekâ ajanları için yapılandırılmıştır
Doğrulama bileşenleri.
Her bileşen tek başına ya da diğerleriyle birlikte aynı ortamda, aktif ya da pasif modda çalışır.
- 01Test denetleyicisi (host)
- 02Cihaz TAP modeli
- 03Pasif izleyici
JTAG ürünleri.
JTAG doğrulama IP'si
Bir protokolü simülasyonda, protokolün tanımladığı her rolde süren ve denetleyen UVM ajanları.
İçerik
- Her protokol rolü için aktif ve pasif UVM ajanları
- Yönlendirilmişten kısıtlı rastgeleye yapılandırılabilir sekanslar
- İhlalleri spesifikasyon referansıyla bildiren protokol denetimleri
- Protokol özelliklerinin fonksiyonel kapsamı
- İnsanların ve yapay zekâ ajanlarının okuyabildiği scoreboard'lar ve işlem kayıtları
JTAG assertion IP'si
Bir tasarımın protokole uyduğunu Lumina Formal'da ispatlayan ya da simülasyonda denetleyen SystemVerilog assertion, assumption ve cover property'leri.
İçerik
- Her protokol kuralı için, kuralın adını taşıyan assertion'lar
- Formal ispatlarda girişleri kısıtlamak için assumption'lar
- Protokol senaryoları için cover property'leri
- Tasarımınızı değiştirmeden bağlamak için bind dosyaları
JTAG sentezlenebilir transactor
FPGA prototipleme ve donanım destekli doğrulama için protokolün sentezlenebilir modelleri; VIP ile aynı testlerden sürülür.
İçerik
- Protokol rolleri için sentezlenebilir RTL
- Yazılıma ya da testbench'e işlem arayüzü
- Donanım hızında çalışan izleyiciler ve denetleyiciler
Test paketi ve kapsam.
- Spesifikasyonun her özelliği için yönlendirilmiş testler
- Yapılandırmalar ve trafik karışımları boyunca kısıtlı rastgele testler
- Tasarımın nasıl toparlandığını denetleyen hata enjeksiyonu testleri
- Spesifikasyona eşlenmiş bir fonksiyonel kapsam modeli
- Lumina'da çalıştırılmaya hazır regresyon listeleri
Bu protokol ailesi için test odağı
- Kapsamdaki her mod ve hız
- Çok cihazlı topolojiler
- Spesifikasyon sınırlarında zamanlama
- Protokol ve hat hataları
Neler teslim edilir?
- Her bileşenin okunabilir kaynak kodu
- Test paketi ve kapsam modeli
- Örnek bir tasarıma bağlı örnek ortam
- Kullanıcı kılavuzu, entegrasyon kılavuzu ve sürüm notları
- Örnekleri Lumina'da çalıştırmak için betikler
Nerelerde kullanılır?
- Mikrodenetleyiciler ve gömülü SoC'ler
- Sensörler, güç yönetimi ve kart denetimi
- Hata ayıklama ve test erişimi
Sık sorulan sorular.
JTAG için Lumina VIP nedir?
JTAG için Lumina VIP, JTAG kullanan tasarımlar için bir doğrulama ürünleri setidir: doğrulama IP'si, assertion IP'si ve sentezlenebilir transactor. Test erişim portu denetleyicileri ve cihazları: TAP durum makinesi, komut ve veri register'ları, sınır tarama, AC kuplajlı test ve iki pinli kompakt JTAG.
Hangi JTAG sürümleri destekleniyor?
IEEE 1149.1 tarafından yayımlanan IEEE 1149.1 · 1149.6 · 1149.7 (cJTAG). Başka bir sürüme ya da seçeneğe ihtiyacınız varsa hangisi olduğunu bize yazın.
Hangi doğrulama bileşenleri dahil?
Test denetleyicisi (host), Cihaz TAP modeli ve Pasif izleyici. Her biri tek başına ya da diğerleriyle birlikte aynı ortamda kullanılabilir.
Hangi dil ve metodoloji kullanılıyor?
Doğrulama IP'si ve modeller SystemVerilog ve UVM ile yazılır; kaynak kodu okunabilir ve ekibiniz tarafından genişletilebilir. Assertion IP'si SystemVerilog Assertions kullanır ve tasarımınıza bind dosyalarıyla bağlanır. Transactor'lar, FPGA prototipleme ve donanım destekli doğrulama için sentezlenebilir RTL'dir.
Lumina ile nasıl çalışır?
RTL'inizin yanında Lumina Sim'de çalışır; assertion IP'si ise tasarımınızı Lumina Formal'da ispatlar. Protokol kapsamı sizin kapsamınızla aynı veritabanında birleşir ve her ihlal, çiğnenen kuralı ve onu çiğneyen işlemi adıyla gösterir.
Hangi testlerle birlikte gelir?
Spesifikasyonun her özelliği için yönlendirilmiş testler. Yapılandırmalar ve trafik karışımları boyunca kısıtlı rastgele testler. Tasarımın nasıl toparlandığını denetleyen hata enjeksiyonu testleri. Spesifikasyona eşlenmiş bir fonksiyonel kapsam modeli. Lumina'da çalıştırılmaya hazır regresyon listeleri. Bu protokol ailesinde testlerin odağı: kapsamdaki her mod ve hız, çok cihazlı topolojiler, spesifikasyon sınırlarında zamanlama ve protokol ve hat hataları.
Neler teslim edilir?
Her bileşenin okunabilir kaynak kodu. Test paketi ve kapsam modeli. Örnek bir tasarıma bağlı örnek ortam. Kullanıcı kılavuzu, entegrasyon kılavuzu ve sürüm notları. Örnekleri Lumina'da çalıştırmak için betikler.
JTAG için Lumina VIP'ye nasıl erişebilirim?
JTAG için Lumina VIP önizleme aşamasındadır. İhtiyacınız olan sürümleri ve ürün tiplerini hello@lumeeslab.com adresine yazın.
Bir protokol için VIP mi gerekiyor?
Hangi protokollere ve sürümlere ihtiyacınız olduğunu yazın. Talep üzerine protokol de ekliyoruz.
Lumina VIP
hello@lumeeslab.comEklemeniz faydalı olur
- Protokoller ve sürümler
- Ürün tipleri: VIP, assertion IP'si, bellek modeli, transactor
- Takviminiz